Speedster SPD60 jejua jogo do desenvolvimento FPGA e SDK60 - Achronix

Achronix anunciou a disponibilidade de SPD60, primeiro membro da família de Speedster rapidamente FPGA. Usando a tecnologia da aceleração do picoPIPE de Achronix, o Speedster novo SPD60 FPGA entrega acelera a 1.5 gigahertz (3 vezes sobre FPGAs existente). Usando Speedster FPGAs, os desenhadores podem leverage seus projetos existentes de Verilog e de VHDL. O ambiente de Achronix CAD suporta Synopsys Synplify pro e ferramentas da síntese da precisão dos gráficos do mentor para a síntese de RTL. Achronix igualmente oferece o jogo do desenvolvimento de Speedster (SDK60) ajudar a aplicação do edifício do colaborador usando SPD60.

Achronix Speedster FPGA

Produtos de Achronix Speedster FPGA:

Notas:

• (*) as contagens de Pin não incluem as canaletas de SerDes.
• (**) as contagens de Pin incluem as canaletas de SerDes

Speedster FPGAs emprega a tecnologia da aceleração do picoPIPE do Achronix que apressa a maneira que os dados se movem através da tela de FPGA. Na ausência de um pulso de disparo global, os picoPIPEs usam protocolos simples do aperto de mão eficientemente ao fluxo de dados do controle, tendo por resultado o desempenho significativamente melhorado, o tudo ao longo de usar RTL padrão para a projetar-entrada e de empregar ferramentas familiares de FPGA. Acoplando esta tecnologia inovativa com um serializer de 10.3 Gbps/deserializer (SerDes) para facilitar a produção de sistema elevada e uns controladores DDR2/DDR3 integrados para a memória de alta velocidade conecte, a família de Speedster fornece a velocidade do I/O para combinar seu desempenho proeminente do núcleo. O dispositivo é manufacturado no processo do nanômetro G CMOS do elevado desempenho 65 de TSMC.

Características de Speedster FPGAs:

• FPGA muito rápido
  • Desempenho de sistema de 1.5 gigahertz
  • FPGAs SRAM-baseado
  • Campo reprogrammable
• Até 1.5 milhão portas de ASIC
• Blocos do RAM de 1.5 gigahertz 18Kb
• Até 40 pistas do encaixado 10.3 Gbps SerDes
• 10.3 Gbps SerDes, suportando:
  • Ethernet do gigabit
  • PCI-Expresse Gen1 & Gen2
  • CEI-6G
  • Placa traseira de 10 Gbps
  • Infiniband
  • XAUI
  • XFI
• Relações da memória dos standards industriais suportadas:
  • DDR1 SDRAM (400 Mbps)
  • DDR2 SDRAM (800 Mbps)
  • DDR3 SDRAM (Mbps 1066)
  • SDR SDRAM (200 Mbps)
  • QDR SRAM (400 Mbps)
  • QDRII SRAM (800 Mbps)
  • RLDRAM II (Mbps 1066)
• Relações do datapath dos standards industriais suportadas:
  • PCI/PCI-X (33-133 Mbps)
  • SPI-4.2 (Mbps até 1000)
  • SFI-4.1 (622 Mbps)
  • XSBI (644 Mbps)
  • Hypertransport 1.0 (800 Mbps)
• Entrada padrão do projeto da síntese de RTL usando qualquer um
  • Synplify pro de Synplicity ou
  • Síntese da precisão dos gráficos do mentor
• As ferramentas do ambiente de Achronix CAD (ÁS) fornecem a execução backend
• O desempenho pode ser trocado fora para:
  • Consumo de mais baixa potência com a escamação da tensão
  • Capacidade eficaz mais elevada
• Baseado no processo provado de TSMC 65 nanômetro CMOS
• O fechamento rápido do sincronismo rende vantagens significativas do tempo-à-mercado

A tela reprogrammable de cada Speedster FPGA é construída usando blocos de apartamentos de capacidade elevada:

• Blocos Reconfigurable da lógica (cada um configurável como LUTs entrado 8 4, ou como um RAM de 128 bocados)
• Blocos do multiplicador (cada um configurável como um único 18×18 ou um 9×9 duplo)
• Ram do bloco (18k bocados cada um)
• Ligações programáveis da interconexão

Cada um destes blocos de apartamentos opera-se em 1.5 gigahertz, tendo por resultado uma plataforma reprogrammable de capacidade elevada equilibrada do projeto.

Para complementar a tela da lógica de 1.5 gigahertz, capacidades flexíveis do I/O da oferta de Speedster FPGAs:

• Até 40 pistas de SerDes (até 10.375 Gbps por a pista)
• Até 850 I/Os reconfigurable (Mbps até 1066 cada um)

Speedster SPD60 FPGA

A combinação de desempenho, de memória, de I/Os e de SerDes da lógica faz Speedster FPGAs apropriado para

protocolos da elevado-largura de faixa tais como um Ethernet de 10 Gbps, um Gen II de PCI Express e um CEI-6G.

Jogo do desenvolvimento de Speedster para o SPD60 (SDK60)

Achronix oferece o jogo do desenvolvimento de Speedster (SDK60) para que o trajeto rápido crie a aplicação usando seu SPD60, primeiro membro da família de Speedster rapidamente FPGA. As execuções práticas das ofertas SDK60 do desempenho de Speedster e do IP em uma placa assim que em colaboradores do desenvolvimento podem rapidamente começar o processo da avaliação e de projeto.

Achronix SDK60 - Jogo do desenvolvimento para Speedster FPGA SPD60 - relações

Com o jogo do desenvolvimento de Speedster FPGA, os desenhadores podem exercitar o desempenho cheio do dispositivo, programas demonstrativos preparados funcionamento fornecidos com o jogo, configurar o dispositivo com um projeto novo, e eliminar erros desse projeto em uma plataforma comum.

A placa do jogo do desenvolvimento de Speedster FPGA pode operar autônomo ou como um cartão de encaixe de PCI Express. A placa inclui todas as características fundamentais de Speedster tais como a lógica, as ram, os multiplicadores, o SerDes, I/Os programável, e tecnologia da aceleração do picoPIPE, com uma seleção rica de memórias e de relações a bordo dos dados. Achronix e as ferramentas de desenvolvimento dos standards industriais são fornecidos, junto com uma coleção de projetos padrão da referência.

Placa do desenvolvimento SDK60

A placa do jogo do desenvolvimento de Achronix Speedster FPGA (SDK60) inclui:

• Dispositivo de FPGA: Achronix SPD60 - FBGA1892
  • Desempenho de 1.5 gigahertz
  • 28 pistas SerDes (até 10.3 Gbps cada um)
  • mais de RAM encaixado 3.3 Mb
  • Quatro controladores DDR2/DDR3 encaixados
• Memória Off-chip
  • DDR2
  • DDR3
  • RLDRAM
  • QDRII
• relações SerDes-baseadas
  • Acesso direto de SerDes (conectores de SMA)
  • conector de borda de x8 PCI Express
  • conector do soquete de x1 PCI Express
  • Um Ethernet de 10 gigabits (módulo de XAUI)
  • Ethernet do gigabit (SGMII)
  • SFP
• Outras relações de alta velocidade dos dados
  • Três 96 encabeçamentos de alta velocidade da extensão do pino para cartões da filha tais como o vídeo (HDMI/DVI) e o tratamento dos sinais (ADC/DAC).
• Extensões do AMC e do PMC
  • Conector do AMC (para cartões disponíveis imediatamente do AMC)
  • Conector de PMC (para cartões disponíveis imediatamente de PMC)
• Outros encabeçamentos (extensão)
  • Encabeçamento do pino de Mictor 32, e três 6 encabeçamentos do pino
• Controle e status
  • Interruptores do MERGULHO e de tecla
  • Diodo emissor de luz
• Pulsos de disparo
  • Cristais e osciladores a bordo
  • Conectores para sinais de pulso de disparo externos
  • Geradores de pulso de disparo (para derivar pulsos de disparo das freqüências fundamentais).
• Configuração de dispositivo (três opções)
  • JTAG
  • Flash de SPI
  • Processador central

A memória substancial é fornecida na placa do desenvolvimento de Speedster FPGA em uma variedade de maneiras. Esta riqueza de recursos de memória sere não somente como o armazenamento local amplo para aplicações do usuário, mas para demonstrar igualmente a variedade de relações que os dispositivos de Speedster suportam. O dispositivo de SPD60 FPGA contem grandes (Kb 18) e (bocado 128) ram encaixadas pequenas - um total de mais de 3.3 Mb. Além, quatro tipos de memória externa são fornecidos: um módulo DDR2 (256M x 72), DDR3 (256M x 4), QDRII (1M x 18), e RLDRAM (16M x 18).

Achronix SPD60 fornece um número de relações dedicadas do datapath, incluindo dois portos de Ethernet do gigabit, dois conectores de PCI Express, e dois 10 portos óticos dos Gbps. Três encabeçamentos de alta velocidade da extensão (96 pinos cada um) estão disponíveis e podem ser usados como barras-ônibus single-ended ou diferenciais aos filha-cartões para várias aplicações. Os conectores de PMC e de AMC permitem o uso de cartões disponíveis imediatamente da filha para finalidades similares. O acesso direto a SerDes, que pode ser usado para portos de alta velocidade adicionais da expansão ou para o teste da sinal-integridade, é fornecido por um jogo de conectores de SMA.

A placa do desenvolvimento SPD60 oferece três mecanismos para a configuração de dispositivo:

• O porto de SPD60 JTAG é o ponto de acesso o mais básico para a configuração.
• Uma memória Flash, que possa ser programada no lugar e possa então fonte um córrego de bocado da configuração ao SPD60.
• Um encabeçamento com um trajeto paralelo de 8 bits permite uma configuração mais rápida de um processador central do external.

O jogo SDK60 do desenvolvimento de Speedster FPGA inclui um jogo dos projetos da referência que demonstram um aspecto específico da capacidade de Speedster SPD60. Os projetos da referência cobrem uma escala de categorias da aplicação tais como o tratamento dos sinais, o vídeo, os trabalhos em rede, a instrumentação, e a computação do elevado desempenho.

A fixação do preço do volume para a família de Speedster FPGA varia de $200 a $2500 inferiores.

Recursos:

• Speedster FPGAs (http://www.achronix.com/index.php?option=com_content&task=view&id=13&parentid=26&Itemid=27)
• Sumário de produto de Speedster (http://www.achronix.com/serve_doc.php?id=Speedster_Product_Brief_PB001.pdf)
• Speedster SDK60 - Sumário de produto (http://www.achronix.com/index.php?option=com_content&task=view&id=121&parentid=26&Itemid=67)
• SDK60 - Jogo do desenvolvimento de Speedster - sumário de produto (http://www.achronix.com/serve_doc.php?id=SDK60_Product_Brief_PB003.pdf)