A ferramenta de projeto nova do ispLEVER 7.1 FPGA caracteriza o analisador da saída do interruptor (SSO) e a compilação simultâneos do multiprocessador - estrutura

A série da ferramenta de projeto do ispLEVER 7.1 FPGA da estrutura para Windows (que incluem Vista), o linux e os usuários de UNIX está disponível imediatamente. Um número características deaumentação e de funções novas são entregadas nesta liberação nova, incluindo o analisador simultâneo dedicado da saída do interruptor de FPGA (SSO). Com o analisador de SSO, os desenhadores de FPGA poderão analisar e aperfeiçoar ativamente características do interruptor da colocação e da saída do pino do I/O para minimizar o ruído indesejável e o salto mmoído em um PWB (placa de circuito impresso). a série da ferramenta de projeto do ispLEVER 7.1 FPGA suporta agora a compilação psta multiprocessador do projeto para conseguir o fechamento mais rápido do sincronismo. A ferramenta de projeto nova pode fornecer 30% que um projeto mais rápido de FPGA compila épocas.

Características e realces novos da ferramenta de projeto do ispLEVER 7.1 FPGA:

• Sustentação de Windows Vista
• Fluxo interativo da síntese
• Função do módulo do achado no navegador do projeto
• Realces do planejador do projeto
  • Analisador de SSO
  • Filtros do achado e da corda
  • Relatório interativo do traço
  • Grupos portuários codificados cor e extensão de DQS
  • Informação de bloco realçado de EBR e de DSP
  • Diálogo seleto melhorado da exposição do Pin
• Diretrizes orientadoras do Preprocessor para limas da preferência do projeto
• Revele a ferramenta do depurador de programas da lógica - sustentação expandida de VHDL
  • Booleano/inteiro
  • Tipos de dados enumerados
• Realces do lugar e da rota do mapa (MPAR)
  • Sustentação Multi-core do processador para funcionamentos de grupo do lugar e da rota
  • Congestão conduzida distribuindo opções
  • MPAR guiado
• Realces da calculadora do poder
  • Gráfico do poder
  • Resistência térmica eficaz

Uma calculadora realçada do poder permite desenhadores de FPGA de analisar e aperfeiçoar exigências de poder cedo em seu projeto. A calculadora do poder da estrutura inclui uma relação excepcionalmente user-friendly que permita a análise do poder no nível do bloco e na examinação “what-if” de encenações mudando variáveis de ambiente do projeto.

A ferramenta de projeto nova do ispLEVER 7.1 FPGA melhora borne-distribui a freqüência de funcionamento do projeto de até 5% e as reduções do tempo de execução perto tanto quanto 30% para projetos maiores.

A liberação da ferramenta de projeto da versão 7.1 FPGA do ispLEVER é a primeira que inclui a sustentação LatticeMico32 a mais atrasada. Uma liberação recente do LatticeMico32 encaixou ferramentas incluídas solução do linux O/S-based do processador, sustentação da língua de VHDL (através dos envoltórios de VHDL do IP de Verilog) e adicionou a sustentação do arbítrio. A liberação da ferramenta de projeto do ispLEVER 7.1FPGA integra sem emenda o construtor de sistema de LatticeMico32 Mico em seu fluxo do projeto. A sustentação nova do arbítrio seleciona automaticamente o esquema apropriado do arbítrio da barra-ônibus do Wishbone quando a plataforma do microprocessador é gerada, permitindo o arbítrio da compartilhar-barra-ônibus ou do escravo-lado. Esta capacidade permite a portos múltiplos do mestre o acesso eficiente aos portos múltiplos do escravo.

A estrutura tem adicionado igualmente recentemente o uClinux O/S a uma carteira que sustentação já incluída de RTOS de Micrium e de µITRON.

Mais informação: Semicondutor da estrutura