morceau Bras-basé sur le silicium du 65nm d'UMC sur le processus de l'isolateur (SOI)

UMC et BRAS ont annoncé qu'un morceau d'essai construit avec des bibliothèques du BRAS SOI (silicium sur l'isolateur) a été attaché du ruban adhésif-dehors avec succès sur le processus du 65nm SOI d'UMC. Ce attachez du ruban adhésif-dehors à UMC représente la prochaine étape vers l'adoption traditionnelle de la technologie du nanomètre SOI pour la vitesse et la puissance améliorées dans le système complexe sur des morceaux (SOCs). Le morceau d'essai se compose d'un ensemble d'IP physique de BRAS qui emploie une bibliothèque de cellules standard, une bibliothèque d'entrée-sortie et un compilateur de mémoire du simple-port SRAM.

Lee Chung, vice-président du marketing de corporation à UMC, a dit :

Nous sommes très heureux avec le résultat de cette association, qui nous a permise de devenir la première fonderie pour développer et offrir une solution complète de 65nm SOI…

Nous sommes accrus l'expertise forte du SOI du BRAS du côté de soutien de conception avec notre processus de la production de volume 65nm rapidement pour développer et apporter ce processus de SOI au marché. Nous attendons avec intérêt d'offrir cette technologie concurrentielle à nos clients de fonderie…

Pour aider UMC pour dériver une version de SOI de son volume existant 65nm CMOS L65SP, le BRAS a fourni les modules spécifiques exigés pour développer et qualifier le processus, y compris des règles de conception, la caractérisation électrique des dispositifs et de la modélisation pour la simulation de circuit. La tension nominale en résultant du multi-seuil 1V de dispositifs de processus de L65SOI déclenchent légèrement les transistors d'oxyde, transistors épais nominaux d'oxyde de la porte 2.5V pour l'entrée-sortie et 1V 0.62 un bitcell nominal des transistors SRAM du place-micron 6. Un plein kit de conception de processus est maintenant en place et de manière opérationnelle par des clients.

Tom Lantzsch, vice-président, vente, IP physique, BRAS :

Une demande forte d'IDMs pour l'exécution fournie par technologie de SOI existe sur le marché aujourd'hui…

Nous prévoyons que ce nouveau processus, UMC traversant disponible, permettra à de principales compagnies fabless de conception d'évaluer la technologie de SOI et commencera des projets-pilotes. La prochaine étape sera d'élargir les offres, de se prolonger à des noeuds de processus plus avancés et de présenter un programme complet de fonderie semblable à nos offres dans l'espace en vrac CMOS…

Les cellules standard de BRAS utilisées dans le morceau d'essai soutiennent des conceptions de circuit d'approvisionnement de multi-VT et de multi-puissance, l'entrée-sortie est le signal 3.3V tolérant et le compilateur de mémoire est optimisé pour la consommation à grande vitesse et de basse puissance. L'analyse de circuit initiale indique que la conception épargne jusqu'à 20 pour cent dans le secteur et 30 pour cent dans la puissance, comparée à une pièce produite pour atteindre la même exécution sur le volume CMOS à 65nm. La technologie de SOI offre également jusqu'à 28 pour cent de poussée de vitesse avec 10 pour cent de réduction de puissance au-dessus du volume CMOS.

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